LOGIC DESIGN,
SYSTEM VERIFICATION

RTL과 UVM을 함께 경험하며 성장하는 엔지니어 변지인입니다.
정확한 설계와 철저한 검증을 통해
신뢰할 수 있는 하드웨어를 만드는 것을 목표로 합니다.

01

PROFILE

변지인 프로필 사진
Name 변지인
Birth 2001.05.29
Address 충청북도
Email quswldls3162@naver.com
Education 건국대학교 전기전자공학부
02

WORKS

PenPlotter SoC
SoC 기반 펜 플로터 커스텀 각인 서비스 시스템최우수상
Image Processing Pipeline & FreeRTOS Motor Control Integration
2026.01.05 ~ 2026.01.22 (팀 프로젝트 · 7인 / 팀장)
SystemVerilog FPGA OV7670 UART STM32 FreeRTOS
UVM Line Buffer 검증 환경
UVM 기반 Line Buffer 검증 환경 구축
3-Tier Scoreboard for Pixel/Line/Frame Verification
2025.12.15 ~ 2025.12.22 (팀 프로젝트 · 3인)
SystemVerilog UVM Verification Scoreboard
FPGA Dual-Vision System & RGB Dice Race Game
FPGA 기반 Dual-Vision System & RGB Dice Race Game
Dual Camera System with SCCB Interface & Hardware Image Filters
2025.11.24 ~ 2025.12.05 (팀 프로젝트 · 4인)
SystemVerilog FPGA SCCB Image Processing RTL Design
SPI/I2C 통신 인터페이스
SPI/I2C 직렬 통신 IP 설계 및 MicroBlaze SoC 통합
Standard Protocol IP Design & AXI4-Lite Integration
2025.11.07 ~ 2025.11.17 (개인 프로젝트)
SystemVerilog Microblaze AXI4-Lite
RV32I Multi-Cycle CPU & AMBA APB SoC
RV32I Multi-Cycle CPU Core 및 AMBA APB SoC 설계
32-bit Processor Design with AMBA Bus
2025.10.17 ~ 2025.10.27 (개인 프로젝트)
RISC-V AMBA APB SystemVerilog
03

CAREER

2020.03 - 현재

건국대학교 전기전자공학부 졸업 예정(2026.08)

2025.07 - 2026.01

[HARMAN] 세미콘아카데미-시스템반도체 설계/검증 엔지니어 과정 이수

VerilogHDL/UVM, ARM Cortex-M, SoC(AXI) 설계·검증 (950h)

04

SKILLS

Languages

Verilog HDL SystemVerilog C / C++ Python

Verification

UVM Cadence Xcelium Synopsys VCS Verdi

Development Tools

Xilinx Vivado STM32 CubeIDE Vitis